FAQ конференции
"Программируемые Логические cхемы и их применение"

www.telesys.ru/wwwboards/fpga
Составитель
Дата: 06.07.2003
Version: 0.72
На главную

Практическая реализация синхронных счетчиков на ПЛИС: варианты, быстродействие




  • Инфо 1.
    
	prom <= d_in when (load = '0') else coun_o;

	process(clk,rst)
	begin
		if rst = '1' then 
			coun_o <= (others => '0'); 
		elsif clk = '1' and clk'event then
			coun_o <= sxt((bit_pm & load),data_range) + prom ;
		end if; 
	end process;
    load - 0/1 - запись/счет, bit_pm - 0/1 - +/-, при записи - 0.
    Получаем Lut на бит, а скорость - скорость распространения переноса (в XCVE-8 32 разряда - 240 МГц).

    Автор: V61 22.04.2003






  • Инфо 2. Altera Application Brief 88.
    24 bit, loadable, synchronous, down: EP1K10TC100-1 250 MHz, EP1K10TC100-2 200 MHz, EP1K10TC100-3 178,57 MHz.
    64 bit, loadable, synchronous, down: EP1K10FC256: ||| -1: 250 MHz ||| -2: 200 MHz ||| -3: 181,81 MHz.
    LPM_COUNTER дает такие результаты: 243, 9 MHz, 200 MHZ, 133,33 MHz.
    Да это предел: примитивный регистр сдвига ( 2 DFF) - теже 250 MHz.

    Автор: Victor 22.04.2003






  • Инфо 3. http://www.xilinx.com/xapp/xapp014.pdf
    24 bit, load, down: Spartan2E -5 244MHz, CoolRunner 138MHz

    Автор: KA 22.04.2003






  • Инфо 4. 
    
	module main (data, clk);
	input clk;
	output [23:0] data;
	reg [23:0] data;
	always @(posedge clk)
	begin
	data <= data+1;
	end
	endmodule
    Квартус, ACEX -3 133.х Mhz

    Автор: Shuniz 22.04.2003






  • Инфо 5. 
    
	module main (reset, data, clk, load, din);
	input clk, load, reset;
	input [23:0] din;
	output [23:0] data;
	reg [23:0] data;

	always @(posedge clk or posedge reset)
	begin
	if (reset) data <= 23'b0;
	else if (load) data <= din;
	else data <= data-23'b1;
	endendmodule
    Symplify, ACEX -3, 133MHz. С Amplify, заточенным под скорость, может быть лучше.

    Автор: Cdg 22.04.2003



    На верх
    На главную
    Используются технологии uCoz